IT之家 5 月 8 日音信，科技媒体 Wccftech 昨日（5 月 7 日）发布博文，报谈称为残害 10nm 以下制程微缩瓶颈，与 SK 海力士两大巨头正研发下一代 DRAM 制造工艺，争夺行业主导权。

IT之家征引博文先容，不同于处治器，DRAM 内存芯片必须依靠电容器存储数据。跟着制程节点不停松开（如 10nm 以下的 1c 节点），电容器的尺寸难以连续缩减，晶体管间距松开也增多了短路风险。

为了让密度进一步进步，行业正转向 3D DRAM，将传统 2D 平面摆设的 DRAM 单位改为垂直或立体堆叠架构的内存时刻。其旨趣雷同 3D NAND 闪存，通过改动晶体管摆设标的（如水平摒弃）或垂直堆叠，开云中国在松开制程时保握电容器容量。

不外在时刻完了方面，三星和 SK 海力士已分化出不同发展阶梯。

三星方面霸术现实 GAAFET 工艺。在处治器制造中，GAAFET 通过栅极包裹沟谈来进步电流范围力；但在 DRAM 中，三星必须将 GAAFET 晶体管与电容器整合在合并单位内。为此，三星研究鉴戒 NAND 闪存的想象，把肃肃读写操作的范围电路置于存储阵列下方。

而 SK 海力士选拔了 4F2 架构。该决议将晶体管垂直堆叠，相似用栅极材料包裹晶体管，而接收电容数据的组件则置于晶体管柱下方。这种结构与 GAAFET 有相似之处，但空间布局逻辑截然有异。

该媒体指出两大巨头阶梯分化，中枢打算一致：领先完了时刻量产，鞭策自家决议成为下一代 DRAM 的行业顺次。谁能领先跑通工艺并进步良率，谁就能在 AI 时间的内存商场占据主导。

TSMC 2nm 芯片暗示图